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从零开始玩转FPGA：手把手带你安装 Vivado 2018，点亮第一颗Artix-7的LED

你是否曾被那些高速通信、实时图像处理或嵌入式AI项目的炫酷演示所吸引？背后往往藏着一个“万能芯片”——FPGA（现场可编程门阵列）。它不像CPU那样按指令顺序执行，而是可以让你“定制硬件”，真正实现并行计算和超低延迟。

对于初学者来说，Xilinx 的Artix-7 系列 FPGA是入门的理想选择：性能够用、价格亲民、社区资源丰富。而要驾驭这块芯片，你需要一把“钥匙”——那就是Vivado Design Suite。

本文不讲空话，只做一件事：带你从零完成 Vivado 2018.3 的完整安装与配置，并用一块 Basys 3 开发板跑通第一个 LED 流水灯工程。整个过程避开官方文档的晦涩术语，专治“卡在驱动装不上”、“找不到JTAG设备”、“生成比特流失败”等常见坑点。

为什么是 Vivado 2018？不是最新版吗？

很多人问：“现在都2024年了，还学2018版本？”
答案很现实：稳定压倒一切。

虽然 Xilinx 已推出 Vivado 2023.x，但对于 Artix-7 这类7系列器件而言：

• Vivado 2018.3 是最后一个对7系列支持最完善的长期稳定版；
• 官方示例、教学视频、开源项目大多基于 2018 构建；
• 新版本反而可能出现工具链兼容问题、IP核降级警告甚至无法综合的情况；
• 更重要的是，Vivado WebPACK 免费版在 2018.3 上运行最为流畅，完全支持 Artix-7。

所以，别盲目追新。就像学C语言不会直接上 C++20 一样，打好基础才是王道。

✅ 推荐版本：Vivado HL WebPACK 2018.3

准备工作：你的电脑达标了吗？

别急着下载！先确认你的机器能不能扛得住这个“庞然大物”。

⚠️ 特别提醒：
-32位系统彻底出局，Vivado 不再支持。
- 虚拟机也能装，但 USB JTAG 驱动识别极不稳定，强烈建议物理机操作。
- 中文路径、带空格的文件夹名会导致安装失败，全程使用英文路径！

第一步：获取 Vivado 2018.3 安装包

1. 注册账号

访问 Xilinx 官网 ，点击右上角 “Sign In / Register”。
注册一个免费账户（需邮箱验证），这是后续下载和激活许可证的前提。

2. 找到正确安装包

进入 Downloads 页面 ，搜索：

Vivado HLx 2018.3: Full Product Installer

选择对应平台：
- Windows 用户下载：Xilinx_Vivado_SDK_2018.3_1207_2324_Win64.exe
- Linux 用户下载：.tar.gz包

📌 文件大小约为20–25 GB，耐心等待。可以用迅雷复制链接加速，但务必校验 MD5 值确保完整性。

第二步：正式安装 Vivado 2018.3

解压 & 启动（Windows为例）

双击运行Xilinx_Vivado_SDK_2018.3_1207_2324_Win64.exe，会自动解压到临时目录，然后弹出图形化安装向导。

💡 小技巧：解压路径不要放在桌面或C盘根目录！推荐新建一个干净路径，如：

D:\Xilinx_Install\Vivado_2018.3\

安装流程六步走

步骤1：登录账户

输入你在 Xilinx 注册的账号密码，用于后续许可证获取。

步骤2：选择安装类型

这里有三个选项，我们选：

✅Vivado HL WebPACK

✔️ 免费
✔️ 包含所有 Artix-7 所需功能
❌ 不包含 SDK（Zynq 嵌入式开发才需要）

其他两个商业版本无需考虑。

步骤3：设置安装路径

再次强调：路径不能有中文、空格或特殊字符！

推荐格式：

C:\Xilinx\Vivado\2018.3

同时勾选“Add installation to the system PATH by default”（方便命令行调用）。

步骤4：选择组件（关键！）

默认已经勾选大部分必要模块，我们需要手动调整：

✅ 必须保留：
- Vivado Tools
- Devices → All 7 Series (Artix-7 在此列)
- Common Utilities（含电缆驱动）

❌ 可取消（节省时间与空间）：
- Documentation Navigator（文档太多，后期可单独安装）
- Example Designs（例子可以在 GitHub 找）
- ModelSim - DE (仿真器太大，初学用内置 simulator 即可)

⏱ 安装时间预估：SSD 约 40 分钟；HDD 可能超过 1.5 小时。

步骤5：许可证配置

安装完成后，会自动跳转到许可证管理界面。

点击Get Free License→ 登录账户 → 自动生成.lic文件并导入。

如果没成功，手动访问： https://www.xilinx.com/getlicense 下载后导入即可。

步骤6：USB 驱动安装（成败在此一举！）

这是新手最容易翻车的一环：插上开发板，PC却认不出 JTAG 下载器。

原因很简单：Windows 10 默认强制驱动签名，而 Xilinx 提供的旧版驱动未经过 WHQL 认证。

正确做法如下：

1. 在安装过程中，务必勾选“Install Cable Drivers”
2. 安装完成后重启电脑
3. 插入 Basys 3 或其他开发板
4. 打开“设备管理器”，查看是否有以下设备出现：
   -Xilinx USB Cable
   - 或Digilent Adept USB Device

如果没有，说明驱动被拦截。

解决方案：临时禁用驱动签名强制

1. 按住Shift键，点击“重启”
2. 进入“高级启动” → “疑难解答” → “启动设置” → 重启
3. 按F7选择“禁用驱动程序强制签名”
4. 重新插入开发板，系统将允许安装非签名驱动

✅ 成功标志：设备管理器中看到绿色图标，无感叹号！

🔧 补充工具（可选）：安装 Digilent Adept Runtime 提供额外调试支持。

实战演练：用 Vivado 点亮第一个LED

环境搞定，来点真家伙！

目标：在 Digilent Basys 3 开发板上实现16位LED流水灯。

硬件准备

• Basys 3 开发板（搭载 XC7A35T-1CSG324C）
• Micro USB 线一条（连接 PC 与 PROG UART 接口）
• 电源正常（PWR LED 亮起）

创建工程全流程

1. 打开 Vivado → Create Project

一路下一步：
- 输入项目名称（如led_blink）
- 使用默认位置（建议改为英文路径）
- 选择RTL Project
- 勾选 “Do not specify sources at this time”

2. 设置目标器件

在 “Default Part” 页面，选择：

Part: XC7A35T-1CSG324C

这是 Basys 3 使用的具体型号，必须准确匹配！

3. 添加 Verilog 源文件

新建led_blink.v，粘贴以下代码：

module led_blink( input clk, // 100MHz 主时钟 input rst_n, // 复位按键（低有效） output reg [15:0] led // 板载16个LED ); reg [27:0] counter; // 100MHz -> ~1Hz 分频 always @(posedge clk or negedge rst_n) begin if (!rst_n) counter <= 0; else counter <= counter + 1; end // 流水灯逻辑 always @(posedge clk or negedge rst_n) begin if (!rst_n) led <= 16'b0000_0000_0000_0001; // 初始最右边LED亮 else if (counter == 28'd100_000_000) begin counter <= 0; led <= {led[14:0], led[15]}; // 左移一位，形成循环 end end endmodule

📌 关键点解释：
-counter计满 1亿次 ≈ 1秒（100MHz ÷ 1e8 = 1Hz）
- 使用两个always块分离计数与状态更新，结构清晰
-rst_n是低电平复位，按键按下时为 0

4. 添加约束文件（XDC）

新建basys3.xdc，写入引脚绑定信息：

## Clock Signal set_property PACKAGE_PIN W5 [get_ports clk] set_property IOSTANDARD LVCMOS33 [get_ports clk] ## Reset Button set_property PACKAGE_PIN U18 [get_ports rst_n] set_property IOSTANDARD LVCMOS33 [get_ports rst_n] set_property PULLUP true [get_ports rst_n] ; # 内部上拉 ## LEDs set_property PACKAGE_PIN U16 [get_ports {led[0]}] set_property PACKAGE_PIN E19 [get_ports {led[1]}] set_property PACKAGE_PIN U19 [get_ports {led[2]}] set_property PACKAGE_PIN V19 [get_ports {led[3]}] set_property PACKAGE_PIN W18 [get_ports {led[4]}] set_property PACKAGE_PIN U15 [get_ports {led[5]}] set_property PACKAGE_PIN U14 [get_ports {led[6]}] set_property PACKAGE_PIN V14 [get_ports {led[7]}] set_property PACKAGE_PIN V13 [get_ports {led[8]}] set_property PACKAGE_PIN V3 [get_ports {led[9]}] set_property PACKAGE_PIN W3 [get_ports {led[10]}] set_property PACKAGE_PIN U3 [get_ports {led[11]}] set_property PACKAGE_PIN P3 [get_ports {led[12]}] set_property PACKAGE_PIN N3 [get_ports {led[13]}] set_property PACKAGE_PIN P1 [get_ports {led[14]}] set_property PACKAGE_PIN L1 [get_ports {led[15]}] set_property IOSTANDARD LVCMOS33 [get_ports {led[*]}]

📚 提示：这些引脚定义来自 Basys 3 官方参考手册 ，务必核对！

5. 编译三连击：Synthesis → Implementation → Generate Bitstream

点击左侧 Flow Navigator 中的三步操作：
1.Run Synthesis（综合）→ 检查是否报错
2.Run Implementation（布局布线）→ 查看资源利用率
3.Generate Bitstream（生成比特流）→ 输出.bit文件

💡 若报错，请查看 Tcl Console 输出，常见问题包括：
- 引脚重复绑定
- 信号未连接
- 语法错误（少分号、拼写错误）

下载程序到 FPGA

1. 点击菜单栏Open Hardware Manager
2. 点击Open Target → Auto Connect
3. 点击Program Device→ 选择刚才生成的.bit文件 → Program

🎉 成功标志：开发板上的16个LED开始依次左移，像跑马灯一样循环闪烁！

常见问题与调试秘籍

🔧 高级技巧：使用ILA (Integrated Logic Analyzer)在线调试
你可以插入一个 ILA IP 核，实时观测counter和led信号的变化，就像示波器一样精准。

总结：你已经迈出了最重要的一步

恭喜你！你现在不仅完成了Vivado 2018.3 的完整安装与驱动配置，还亲手实现了 FPGA 世界的“Hello World”——LED 流水灯。

回顾这一路的关键节点：

• ✅ 正确选择了Vivado WebPACK 2018.3版本
• ✅ 满足了系统要求并在英文路径下完成安装
• ✅ 成功解决了Windows 10 驱动签名难题
• ✅ 创建了第一个基于 Artix-7 的工程
• ✅ 编写了 Verilog 代码并添加了 XDC 约束
• ✅ 完成了综合、实现、生成比特流全过程
• ✅ 成功通过 JTAG 下载程序并观察到硬件响应

这不仅仅是点亮了一排灯，更是打通了从软件到硬件、从代码到物理世界的任督二脉。

下一步该学什么？

别停！接下来你可以尝试：

1. 按键控制LED：读取 BTN 输入，实现手动触发
2. 数码管显示计数：驱动 7-segment display 显示秒数
3. 调用 IP 核：使用 FIFO Generator 或 DDS Compiler 做信号发生器
4. 搭建 MicroBlaze 软核：在 Artix-7 上跑一个小型处理器
5. 学习 AXI 总线：为未来 Zynq 开发打基础

工具只是手段，真正的乐趣在于创造。当你能用几行代码“造出”一个专属硬件电路时，那种掌控感，远胜于任何App开发。

如果你在安装或实验中遇到任何问题，欢迎留言交流。我们一起把这条路走得更稳、更远。