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从逻辑门到智能决策：用数字电路“手搓”一个神经网络

你有没有想过，AI 到底有多复杂？
我们每天都在用深度学习做图像识别、语音助手，背后是动辄千亿参数的模型跑在顶级 GPU 上。但如果我们把视角拉回到最底层——只用 AND、OR、NOT 这些基本逻辑门，能不能搭出一个能“思考”的神经网络？

答案是：可以。而且它比你想象中更简单、也更深刻。

今天我们就来干一件“硬核”的事：不用任何处理器、不调用一行 Python，从零开始，用 Verilog 在 FPGA 上实现一个多层感知机（MLP）。这不是仿真，不是抽象建模，而是真正可综合、可烧录、能跑起来的硬件级 AI。

这不仅是一个技术挑战，更是一次对“智能本质”的探索之旅。

感知机 = 加权求和 + 阈值判断

多层感知机（MLP）听起来高大上，拆开来看其实非常朴素：

每个神经元 = 输入 × 权重 求和 + 偏置 + 激活函数

数学表达式就是这个样子：

$$
y = f\left(\sum w_i x_i + b\right)
$$

但在数字电路里，没有浮点数，也没有numpy.sum()。我们必须把它翻译成“机器听得懂的语言”——也就是二进制运算和布尔逻辑。

第一步：定点化处理

我们要做的第一件事，就是把权重和输入都变成定点数。比如：

• $ w = 0.5 $ → 用二进制补码表示为4'd2（假设缩放因子为 4）
• $ w = -1 $ → 表示为4'sd-4

这样所有的乘法都可以通过移位+加法近似实现，而累加则直接用加法器搞定。

第二步：激活函数怎么搞？

软件里常用 ReLU 或 Sigmoid，但在纯组合逻辑中，它们太贵了——需要查表、乘除甚至指数运算。

所以现实选择只有一个：阶跃函数（Step Function）

$$
f(z) =
\begin{cases}
1, & z \geq T \
0, & z < T
\end{cases}
$$

这个函数有多简单？就是一个比较器！

只要算出加权和，再跟阈值比一下大小，输出一位判决结果。整个过程延迟极低，资源消耗几乎可以忽略。

换句话说：一次神经元推理，在硬件上就是一次“带符号的整数比较”。

看个例子：一个感知机能当 AND 门用吗？

当然可以。而且你会发现——AND 门本来就是个感知机。

考虑这样一个规则：

当且仅当 $x_1=1$ 且 $x_2=1$ 时，输出为 1

对应的线性判据是：
$$
2x_1 + 2x_2 \geq 3
$$

验证一下真值表：

完全匹配 AND 逻辑！

于是我们可以写出它的 Verilog 实现：

module perceptron_2input ( input clk, input reset, input x1, input x2, output reg y ); always @(posedge clk or posedge reset) begin if (reset) y <= 0; else y <= (x1 && x2); // 就是个 AND 门 end endmodule

代码很短，但它揭示了一个深刻的事实：
所有基本逻辑门，都是特定参数下的线性分类器。
也就是说，数字逻辑本身就是最原始的神经网络单元。

那问题来了：既然单层就能实现 AND，那 OR、NAND 呢？XOR 呢？

前几个没问题，但 XOR 不行——因为它线性不可分。

XOR 的困境：为什么必须要有隐藏层？

XOR 的真值表大家都知道：

试着画一条直线分开 (0,0)/(1,1) 和 (0,1)/(1,0) —— 你会发现做不到。

这就是 Minsky 和 Papert 在 1969 年《Perceptrons》一书中指出的经典结论：单层感知机无法解决非线性可分问题。

要破局，就得引入隐藏层。

怎么设计一个能算 XOR 的 MLP？

思路是：把原始输入空间映射到一个新的特征空间，在那里它是线性可分的。

经典解法如下：

1. 隐藏层 H1：检测是否两个输入都是 1 → 即 $h_1 = x_1 \land x_2$
2. 隐藏层 H2：检测是否有至少一个为 1 → 即 $h_2 = x_1 \lor x_2$
3. 输出层 Y：只有当“有 1”但“不全为 1”时才输出 1 → 即 $y = h_2 \land \lnot h_1$

这实际上就是在构造一个“异或”的逻辑表达式：
$$
y = (x_1 \lor x_2) \land \lnot(x_1 \land x_2)
$$

转换成加权形式：

• H1: $2x_1 + 2x_2 \geq 3$ → 只有 (1,1) 触发
• H2: $x_1 + x_2 \geq 1$ → 除了 (0,0) 都触发
• 输出：$-2h_1 + 2h_2 \geq 1$ → 成立当且仅当 $h_1=0, h_2=1$

我们来写成 Verilog：

module xor_mlp ( input clk, input reset, input x1, input x2, output reg y ); wire h1, h2; // Hidden Neuron 1: detect (1,1) assign h1 = (x1 & x2); // 2x1 + 2x2 >= 3 // Hidden Neuron 2: detect any '1' assign h2 = (x1 | x2); // x1 + x2 >= 1 // Output: -2*h1 + 2*h2 >= 1 → equivalent to h2 AND NOT h1 always @(posedge clk or posedge reset) begin if (reset) y <= 0; else y <= (~h1 & h2); end endmodule

仿真跑通后你会发现：它真的学会了 XOR。

而这套结构，就是一个最简化的两层 MLP。

更重要的是：整个电路全是组合逻辑 + 寄存器，没有任何处理器参与。推理速度取决于传播延迟，典型延迟在几纳秒量级。

激活函数怎么做？别想 Sigmoid 了，就用比较器

前面提到，我们在硬件中放弃 Sigmoid、ReLU，改用阶跃函数。这不是妥协，而是必然选择。

为什么不能用软激活函数？

因为它们不可综合！例如：

// ❌ 错误示范：这类代码只能仿真，不能上板 real out = 1 / (1 + exp(-z));

FPGA 综合工具不认识exp()，也不支持浮点运算单元（除非你特意例化 IP 核）。即使支持，功耗和面积也会爆炸。

所以我们必须坚持“可综合”原则。

正确做法：用补码加法器 + 符号位判断

假设我们使用 4 位有符号整数（范围 -8 到 7），那么：

• 加权和计算 → 用signed类型进行乘累加
• 激活判断 → 直接取结果的符号位（MSB）

例如：

reg signed [7:0] net_in; wire act_out = (net_in >= 0) ? 1'b1 : 1'b0;

这一句会被综合成什么？

→ 一个 8 位加法器 + 一个比较器（本质是减法器 + 符号检测）

延迟极小，资源极少，完美契合边缘场景需求。

权重怎么存？固化 vs 可编程

现在的问题是：权重是写死在代码里的，还是可以动态改的？

这决定了系统的灵活性与适用范围。

方案一：硬连线权重（Hardwired）

像上面的例子那样，直接用&、|写死逻辑。

优点：

• 极致高效：零额外资源，最高运行频率
• 完全并行：所有神经元同时出结果

缺点：

• 不可更改：换任务就得重新综合、烧录
• 扩展性差：不适合多任务系统

适合场景：专用传感器决策模块（如振动异常检测）

方案二：可配置权重（Programmable）

让权重变成输入信号，存在寄存器或 Block RAM 中。

module configurable_perceptron #( parameter WIDTH = 4 )( input clk, input reset, input [WIDTH-1:0] x1, x2, input [WIDTH-1:0] w1, w2, bias, output reg y ); reg signed [2*WIDTH:0] weighted_sum; always @(posedge clk or posedge reset) begin if (reset) begin weighted_sum <= 0; y <= 0; end else begin weighted_sum <= (w1 * x1) + (w2 * x2) + bias; y <= (weighted_sum >= 0); end end endmodule

这时，同一个模块可以执行不同功能，只需更换权重即可。

虽然乘法器会占用较多 LUT 和 DSP 资源，但对于小型网络（<100 神经元），现代 FPGA 完全吃得下。

建议技巧：

• 若不用 DSP，可用移位+加法替代乘法（如权重限定为 ±1, ±2, ±0.5）
• 使用串行处理降低资源占用（时间换空间）
• 多层之间采用流水线结构提升吞吐率

整体架构：构建你的第一个“无 CPU”AI 系统

在一个完整的基于逻辑门的 MLP 系统中，数据流长这样：

[传感器] ↓ (数字信号) [输入层阵列] → 并行计算加权和 + 激活 ↓ (二进制向量) [隐藏层阵列] → 特征提取 ↓ [输出层] → 分类决策 ↓ [执行机构]（LED亮/继电器动作/WiFi上报）

全程无需 MCU 干预，推理延迟确定，抗干扰能力强。

典型应用场景包括：

• 智能 PIR 人体感应器：不只是检测运动，还能判断行为模式
• 工业振动监测：本地判断轴承是否异常，避免频繁上传数据
• 可穿戴心率预警：在手表端完成初步心律失常筛查

这些设备往往电池供电、算力受限，但又需要一定的“智能”。这种极简 MLP 正好填补空白。

设计要点与避坑指南

别以为写完代码就能上板成功。以下是实战中必须注意的关键点：

✅ 位宽选择建议

• 推荐 4~8 位定点数
• 太窄 → 动态范围不足，容易溢出
• 太宽 → 资源浪费，布线延迟上升

✅ 层间连接方式

• 小规模：全连接（Fully Connected）
• 大规模：考虑稀疏连接或局部连接（类似 CNN 思想）

✅ 时序控制

• 使用同步设计：所有操作对齐时钟边沿
• 多层间可加流水线寄存器，提高最大工作频率

✅ 测试策略

• 自动生成真值表测试向量，覆盖所有输入组合
• 利用 ModelSim 或 Vivado Simulator 验证功能正确性

❌ 避免不可综合语法

• 不要用initial给逻辑赋初值（只用于 testbench）
• 不要用real、float类型
• 不要在组合逻辑中出现 latch（避免不完整if）

它真的实用吗？还是只是教学玩具？

这个问题问得好。

诚然，这种基于逻辑门的 MLP 远不能和 ResNet、Transformer 相提并论。它没法识别人脸，也背不下古诗。

但它解决的是另一类问题：在没有操作系统、没有内存管理、甚至连 CPU 都没有的环境下，如何做出本地智能决策？

举几个真实可行的应用：

更重要的是，它是理解 AI 硬件本质的最佳入口。

当你亲手把 Sigmoid 替换成一个比较器，把反向传播简化为一组预设权重，你会突然明白：

所谓人工智能，并非神秘莫测，不过是规则的层层嵌套与信号的精密流转。

写在最后：最简单的规则，也能组合出智能

我们走了很长一段路：从 AND 门出发，穿过 XOR 的迷雾，最终搭建起一个真正的多层感知机硬件模型。

过程中没有用到任何高级框架，也没有依赖复杂的数学库。有的只是：

• 加法器
• 比较器
• 寄存器
• 一点点布尔代数

但正是这些最基础的构件，让我们看到了“智能”的物理形态。

未来的技术可能会越来越复杂：脉冲神经网络（SNN）、存内计算、光子芯片……但无论走得多远，请记住这一点：

最强大的智能，往往源于最简单的规则组合。

如果你正在学习 FPGA、数字设计或嵌入式 AI，不妨动手试一试：
选一块开发板，写一个 2-3 层的小 MLP，接上传感器，让它做出第一个自主决策。

那一刻，你会感受到一种独特的成就感——那是你和机器共同完成的一次“创造”。

🔍 关键词回顾（便于检索与延伸阅读）：
逻辑门的多层感知机实现、多层感知机、神经网络硬件实现、感知机电路设计、阶跃函数激活、加权求和电路、FPGA神经网络、数字逻辑实现AI、可编程权重、非线性分类、布尔逻辑与MLP映射、硬件级机器学习、定点数运算、隐藏层电路、组合逻辑神经网络