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物联网数据中心已在串行器/解串器（SerDes）和Interlaken协议中探索56Gbps及以上速率的传输；然而，物联网数据中心提供商通常不会公开其软硬件技术——因为它们属于集成器件制造商（IDM），需自主处理硬件相关的所有问题，因此我们难以从其获取相关信息。一般电路设计工程师在使用理想电源时，能使电路实现良好运行，但无法掌握该频段下的实际工作特性。

因此，有必要通过独立方法获取此类高速I/O接口的性能相关信息。通常，在超高速信号传输中，整个I/O接口的协同设计是最为关键的问题。需考虑的参数包括：驱动管导通电阻（驱动能力）、所有连接路径的特征阻抗、带端接条件的频率相关负载、接收灵敏度，以及在1/4波长（56Gbps下芯片布线中为1.34mm）范围内不影响输入的电源电荷响应能力。接下来将对实现40Gbps以上高速I/O接口的最优协同设计优化进行充分探索和分析。

I/O设计理念

A. 芯片片上仿真

对于40Gbps以上速率，芯片驱动电路、芯片布线、键合焊盘、封装布线、连接Bump、印刷电路板（PCB）布线的协同设计，以及与另一芯片接收端的反向设计（甚至包括电源/地（P/G）处理），是一项关键问题。目前，信号布线部分可通过测量获取S参数，并可导入SPICE电路中。然而，难点在于实现电源和地的特征——需覆盖直流至100GHz频段。用于电源完整性（PI）考量的电流阻抗参数，本质上难以准确表征直流、低频及5GHz以上频段的特性；电源和地布线的S参数在测量中与直流特性并不一致。下面重点关注电源问题，即采用集总（如环路）和分布式（如平行板）模型进行P/G布线考量。同时，SPICE仿真器对驱动电路和接收电路的仿真结果具有可靠性。

B. 仿真用I/O电路

仿真的目的是明确56Gbps下特定I/O电路去耦电容的最优位置和容量。首先，在芯片区域无任何电容的情况下进行原理分析。P/G布线对收发器的信号完整性（SI）特性至关重要。

图1. I/O电路整体及仿真区域

图1为典型的I/O电路，包含聚焦于P/G连接的封装部分。封装（PKG）处设有直流电源，通过特定电容连接至封装上的P/G布线。其中一个P/G端口通过Bump-封装-Bump连接与芯片收发器（信号驱动电路）相连。在封装上该位置前方，安装了部分电容以维持良好的电源完整性（PI）。发射器沿40mm长差分传输线产生信号，信号能量通过封装布线传输至Bump连接，最终到达接收端。传输线末端的接收芯片前设有端接电阻。信号传输线基于实际设计模型数据实现。

在图1中，选择的仿真区域（图1中正方形框选部分及图2）位于封装电容至端接电阻之间。P/G布线长度设置为1mm（含芯片），相当于1/4波长（1.34mm）。通常，1mm长的导体线公认具有1nH的电感，该电感值对于56Gbps传输而言极大，会引发VDD和地电压波动，因此通过电路仿真验证该波动情况。

图2. 驱动电路至Bump焊盘的距离

采用两种方式表征1mm长的线路：一种是带有寄生1nH电感的环路电路模型，另一种是由分布式电感-电阻-电容（LRC）构成的双平行板模型，如图3所示。与平行板结构相比，环路结构的特征阻抗相对较低，为10Ohm。

图3. 芯片布线上P/G板的分布式LRC模型

接收端前添加了FR-4差分传输线。研究的两种仿真模型，对应的电路模型如图4和图5所示，图中标注了测试点——发射器电源电压（VDD）、发射器信号及32Ohm端接的接收端信号。每种电源（VDD）在芯片布线P/G板的分布式LRC模型前均包含10nF电容、10nH电感和2Ohm电阻。

图4. 平行板电源线

图5. 环路电源线

C. CMOS反相器模型特性

表2展示了各晶体管模型的CMOS反相器电路仿真结果特性，包括栅极电压（Vdd、Vss）、时延（TD）、阈值电压（Vth）和寄生电容（Cp）。CMOS反相器电路的仿真条件设置如下：测量直流特性阈值电压（Vth）时，温度条件设定为25摄氏度；测量寄生电容（Cp）和时延（TD）时，温度设定为25摄氏度，频率设定为28GHz；在测量上升时间、下降时间和时延时，由于第一个波形输出端存在大量寄生电容，因此测量第二个波形的输出结果。

表2 各CMOS反相器模型特性

仿真结果与讨论

A. 接收端波形仿真结果

上面未阐述驱动端波形，但驱动端波形存在1nS的时延；时延过后，发送由线性反馈移位寄存器（LFSR）产生的随机脉冲（PRBS32），并持续连接至晶体管10nS，随后停止。PRBS32的上升时间和下降时间设定为4.46pS，总周期为17.86pS，抽头设置为[32, 28, 19, 18, 16, 14, 11, 10, 9, 6, 5, 1]。图6至图8为接收端波形转换后的眼图，以示波器模式叠加显示。

图6. TSMC 65nm平行板眼图

图7. PTM 32nm平行板眼图

图8. PTM Fin 20nm平行板、环路眼图

B. 平行板测量仿真结果

各晶体管模型的平行板测量结果显示：TSMC 65nm的眼高为545.46mV、眼宽为15.30pS、偏移为3.28pS；PTM 32nm的眼高为517.17mV、眼宽为14.39pS、偏移为2.91pS；PTM Fin 20nm的眼高为565.25mV、眼宽为15.18pS、偏移为3.13pS。电源地阻抗、芯片布线平行板、驱动电路、接收电路及传输线均对此产生一定影响。

C. 环路测量仿真结果

另一方面，各晶体管模型的环路测量结果显示：TSMC 65nm的眼高为516.47mV、眼宽为14.70pS、偏移为3.52pS；PTM 32nm的眼高为502.21mV、眼宽为15.22pS、偏移为3.28pS；PTM Fin 20nm的眼高为523.82mV、眼宽为14.90pS、偏移为3.67pS。因此，与平行板相比，环路的眼图眼高和眼宽减小，偏移增大；而环路的P/G板仅包含1nH电感和1Ohm电阻。

图9. TSMC 65nm环路眼图

图10. PTM 32nm环路眼图

图11. PTM Fin 20nm环路眼图

D. 电源电压波动仿真结果

对于图12至图14中描述的各晶体管模型的环路和平行板VDD，环路的VDD波形因1nH电感产生的电压降而变形，电压降计算公式如下：

所有环路模型的传输波形波动均超过15%，VDD在每次开关时都会发生剧烈且大幅的波动；因此，金属-氧化物-半导体场效应晶体管的栅氧化层会因过压而击穿，导致驱动端和接收端波形幅度降低，这是由VDD电压降引起的。

另一方面，平行电源线模型的传输波形波动小于10%，与环路模型相比波动极小。因此，平行板结构可防止MOSFET栅氧化层因电源电压问题击穿（该问题并非由VDD降低导致）；同时，电压处于标准范围内，不会出现电压异常，也不会导致驱动端和接收端电压幅度降低。

图12. TSMC 65nm平行板与环路的VDD对比

图13. PTM 32nm平行板与环路的VDD对比

图14. PTM Fin 20nm平行板与环路的VDD对比

表3展示了三种晶体管模型在两种电源布线方式下的电压波动，平行板模型与环路模型的差异显著。前者可实际应用于量产，而后者绝不应应用于量产。环路设计模型是低频至较高Gbps频段的常用模型，但仅适用于1mm长度；显然，1mm长度的环路模型无法适用于56Gbps等超高频场景。

表3. 三种晶体管的电压波动

结论

通常采用环路结构布线进行Vdd/Vss设计，即使1mm长度的环路布线也会产生电感。从仿真结果可知，对于40Gbps以上频段，Vdd/Vss布线必须采用平行结构。

Vdd/Vss设计应采用多驱动/接收系统，仅仿真了单驱动电路系统，其信号完整性（SI）仿真结果具有相似特征；但平行结构与环路结构的电源电压波动差异显著。在多驱动系统中，这种差异会导致较大的转换速率——电压波动会在2mm（往返）距离内以17.8pS的时延传递至其他驱动电路，从而严重影响其他驱动电路的工作。三种器件模型在56Gbps下的信号完整性（SI）特征基本相似，但平行板模型的电源电压波动存在细微差异（32nm模型最优），这可能是由于负载电容更小；该差异对多驱动模型也有较大影响。